Ece Olcay GÜNEŞ

Deniz BALKAN

ELE 510 İleri Lojik Devre Tasarımı

Dönem Ödevi

1.) 74LS109 JK flip-flop’ının kapı devreleriyle tasarımı aşağıdaki adımlarla

gerçekleştirilecektir

- İlkel akış diyagramı oluşturulacak

- Akış diyagramı indirgenecek

- Yarış (race) olmayacak biçimde kod ataması yapılacak

- Tasarımın aksamasız (hazard-free) olması için gerekli önlemler alınacak

Not: Tasarımda pozitif ve negatif lojik notasyonlarının karışımı kullanılacaktır.

Gerçekleştirilmiş olan devrede tüm kapı devrelerinin eşit geciktirmeye (propagation delay, t_pr ) sahip olduğu varsayılarak; devrenin pozitif kenar tetiklemeyle çalışmasının simulasyonu, devrenin tüm kapı giriş ve çıkışlarının tablolanması yoluyla yapılacaktır.

Devrenin davranışını simulasyon yoluyla göstermek için kapı giriş ve çıkışları için bilinen başlangıç koşulları alınacak ve devrenin girişlerinden birindeki belirli bir değişikliğin, devre kararlı bir duruma ulaşana kadar tüm kapı çıkışlarına, t_pr zaman birimlerinde, nasıl yansıdığı tablolanacaktır.

2.) Seri parite bit üreteci m-bit’lik herbir kodlanmış giriş mesajına bir parite bit’i ilave

ederek, kodlanmış hata sezici mesaj üreten iki uçlu bir devredir.

Girişlerin üç sembolden oluşan seri (m=3) diziler olduğu varsayılmaktadır. Bu dizilerin

arasında bir birim zaman aralığı olacaktır. Bu aralıklara gerektiğinde parite bitleri ilave

edilerek çıkışın aralıksız bir semboller dizisi olması sağlanacaktır.

Çift parite kullanılacaktır. Yani, 3-bit’lik dizideki bit sayısı tek ise, takibeden birim

aralığa bir parite bit’i ilave edilecektir.

Tasarım aşağıdaki adımlarla gerçekleştirilecektir:

- Devrenin durum diyagramı oluşturulacak

- Durum indirgenmesi yapılacak

- İndirgenmiş durum diyagramı oluşturulacak

- Devrenin en sade biçimde gerçeklenmesine uygun durum ataması yapılacak

- Durum tablosu verilecek

- Devre JK flip-flop’larıyla gerçekleştirilecek.

Teslim Tarihi: Final Sınavlarının başladığı gün (bir değişiklik olmazsa 21 Mayıs 2012)